Description

Étude du langage de description VHDL : présentation des concepts et méthodes de description de circuits et systèmes numériques à l’aide du langage de description matériel VHDL :

• Introduction des aspects fondamentaux de la modélisation des circuits et systèmes numériques ;
• Introduction des structures syntaxique du langage VHDL ;
• Simulation logique de circuits modélisés et décrits en VHDL.

Compétences visées

• Modélisation des circuits et systèmes numériques ;
• Description à l’aide du langage de description de matériel VHDL ;
• Validation du fonctionnement par simulation ;
• Langage VHDL ;
• Environnement de travail ;
• Flot de conception en VHDL ;
• Cycle de simulation logique en VHDL (permettant de tenir compte du fonctionnement concurrentiel des composants d’un circuit ou d’un système numérique).

Bibliographie

• Initiation au langage VHDL, (Michel Aumiaut - Masson) ;
• VHDL du langage à la modélisation, (R. Airieu, J.M. Bergé … CNET, ENST) ;
• Le langage VHDL, (Jacques Weber, Maurice Meaudre - DUNOD) ;
• VHDL : méthodologie de design et techniques avancées, (Thierry Schneider - DUNOD) ;
• ASIC AND FPGA VERIFICATION: A GUIDE TO COMPONENT MODELING, (Richard Munden) ;
• The Designer’s Guide to VHDL , (Peter J. Ashenden, J. Lewis).

Contacts

Responsable(s) de l'enseignement

• Foudil Dadouche

MCC

Les épreuves indiquées respectent et appliquent le règlement de votre formation, disponible dans l'onglet Documents de la description de la formation.

Régime d'évaluation

CT (Contrôle terminal, mêlé de contrôle continu)

Coefficient

0.5

Évaluation initiale / Session principale - Épreuves

Seconde chance / Session de rattrapage - Épreuves