Description

Étude du langage de description VHDL – présentation des concepts et méthodes de description de circuits et systèmes numériques à l’aide du langage de description matériel VHDL :

• Introduction aux aspects fondamentaux de la modélisation des circuits et systèmes numériques ;
• Introduction aux structures syntaxiques du langage VHDL ;
• Simulation logique de circuits modélisés et décrits en VHDL.
• 16 heures de travaux pratiques dont l’objectif est de réaliser, de manière progressive, un modèle de multiplieur séquentiel NxM. À l’issue des TP, les étudiants seront en mesure :
  • De comprendre le fonctionnement d’un multiplieur séquentiel NxM ;
  • D’identifier et de comprendre le rôle des éléments clés entrant dans l’architecture du multiplieur ;
  • De décrire de manière comportementale les composants constituant le circuit étudié et de les tester séparément en développant des testbenchs individuels ;
  • De décrire de manière structurelle le multiplieur en instanciant les modèles des composants individuels, puis de le tester en développant un testbench global ;
  • De vérifier et de valider le fonctionnement du modèle du multiplieur ainsi que de ses éléments constitutifs en utilisant l’outil de simulation ModelSim de chez Mentor Graphics ;
  • Et, en bonus, d’implémenter le modèle développé sur une cible matérielle reconfigurable de chez Intel FPGA (Altera), en utilisant le kit de développement DE10-Lite.

Compétences visées

• Modélisation des circuits et systèmes numériques ;
• Description à l’aide du langage de description matériel VHDL ;
• Validation du fonctionnement par simulation ;
• Environnement de travail et flot de conception en VHDL ;
• Cycle de simulation logique en VHDL (permettant de tenir compte du fonctionnement concurrentiel des composants d’un circuit ou d’un système numérique) ;
• Gestion d’un projet de conception d’un système numérique en utilisant un langage de description matériel et des outils de conception et/ou de simulation professionnels.

Bibliographie

• Initiation au langage VHDL, (Michel Aumiaut - Masson) ;
• VHDL du langage à la modélisation, (R. Airieu, J.M. Bergé … CNET, ENST) ;
• Le langage VHDL, (Jacques Weber, Maurice Meaudre - DUNOD) ;
• VHDL : méthodologie de design et techniques avancées, (Thierry Schneider - DUNOD) ;
• ASIC AND FPGA VERIFICATION: A GUIDE TO COMPONENT MODELING, (Richard Munden) ;
• The Designer’s Guide to VHDL , (Peter J. Ashenden, J. Lewis).

Contacts

Responsable(s) de l'enseignement

• Foudil Dadouche

MCC

Les épreuves indiquées respectent et appliquent le règlement de votre formation, disponible dans l'onglet Documents de la description de la formation.

Régime d'évaluation

CT (Contrôle terminal, mêlé de contrôle continu)

Coefficient

1.0

Évaluation initiale / Session principale - Épreuves

Seconde chance / Session de rattrapage - Épreuves